先進封裝大战，升級！

半個多世紀以來，微電子技術遵循着“摩爾定律”快速發展。但近年來，隨着芯片制程工藝的演進，“摩爾定律”迭代進度放緩，導致芯片的性能增長邊際成本急劇上升。

在摩爾定律減速的同時，計算需求卻在暴漲。隨着雲計算、大數據、人工智能、自動駕駛等新興領域的快速發展，對算力芯片的效能要求越來越高。

多重挑战和趨勢下，半導體行業开始探索新的發展路徑。

其中，先進封裝成爲一條重要賽道，在提高芯片集成度、縮短芯片距離、加快芯片間電氣連接速度以及性能優化的過程中扮演了重要角色。

根據市場調研機構Yole數據預測，全球先進封裝市場規模將由2022年的443億美元，增長到2028年的786億美元，年復合成長率爲10.6%。此外，先進封裝的市場比重將逐漸超越傳統封裝，成爲封測市場貢獻主要增量。

市場潛力之下，這個傳統上屬於OSAT和IDM的領域，如今开始湧入來自不同商業模式的玩家，包括晶圓代工廠、設計廠商等紛紛搶灘，積極布局先進封裝技術。

全產業鏈上下遊企業齊頭湧入，恰恰說明了先進封裝技術的不可或缺。而如今，隨着先進封裝技術不斷創新，市場參與者和商業模式正在不斷擴大和演變，這一領域的競爭變得越來越激烈。

群雄打響先進封裝“大战”

先進封裝，台積電的另一把尖刀

早在10多年前，台積電就觀察到了摩爾定律失速的前兆，毅然決定投入封裝技術，在2008年底成立了導线與封裝技術整合部門（IIPD )。

2011年，台積電技術專家余振華帶來了第一個產品——CoWoS。

CoWoS（Chip On Wafer On Substrate）是一種2.5D的整合生產技術，由CoW和oS組合而來：先將芯片通過Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。據悉，這是蔣尚義在2006年提出的構想。

台積電CoWoS結構示意圖

CoWoS的核心是將不同的芯片堆疊在同一片硅中介層實現多顆芯片互聯。在硅中介層中，台積電使用微凸塊（μBmps）、硅穿孔（TSV）等技術，代替傳統引线鍵合用於裸片間連接，大大提高了互聯密度以及數據傳輸帶寬。

CoWoS技術實現了提高系統性能、降低功耗、縮小封裝尺寸的目標，從而也使台積電在後續的封裝技術保持領先。

這也是目前火熱的HBM內存、Chiplet等主要的封裝技術。

據悉，繼英偉達10月確定擴大下單後，蘋果、AMD、博通、Marvell等重量級客戶近期也對台積電追加CoWoS訂單。台積電爲應對上述五大客戶需求，加快CoWoS先進封裝產能擴充腳步，明年月產能將比原訂倍增目標再增加約20%，達3.5萬片——換言之，台積電明年CoWoS月產能將同比增長120%。

同時，台積電根據不同的互連方式，把“CoWoS”封裝技術分爲三種類型：

CoWoS-S：它使用Si中介層，該類型是2011年开發的第一個“CoWoS”技術，爲高性能SoC和HBM提供先進的封裝技術；
CoWoS-R：它使用重新布线層（RDL）進行布线，更強調Chiplet間的互連。能夠降低成本，不過劣勢是犧牲了I/O密度；
CoWoS-L：它使用小芯片（Chiplet）和LSI（本地硅互連）進行互連，結合了CoWoS-S和InFO技術的優點，具有靈活集成性。

多年來，CoWoS一直在追求不斷增加硅中介層尺寸，以支持封裝中的處理器和HBM堆棧。台積電通過長期的技術積累和大量成功案例，目前CoWoS封裝技術已迭代到了第5代。

筆者在此前文章《代工巨頭“血拼”先進封裝》中提到：雖然CoWoS能夠爲芯片成品帶來優勢，但受限於成本，在推出的早期只有少數廠家的高端產品採用，對此，台積電決定給CoWoS做“減法”，开發出了廉價版的CoWoS技術，即InFO技術。

相較於在硅晶圓中間布线做連接的CoWoS技術，InFO封裝把硅中介層換成了polyamide film材料，從而降低了單位成本和封裝高度。這也是InFO技術在移動應用和HPC市場成功的重要原因，爲台積電後來能獨佔蘋果A系列處理器打下了關鍵基礎。

除了CoWoS和InFO，台積電還有其他先進封裝技術。

2018年4月，台積電首度對外界公布了創新的系統整合單芯片(SoIC)多芯片3D堆疊技術。

SoIC是基於台積電的CoWoS與多晶圓堆疊(WoW)封裝技術开發的新一代創新封裝技術，這標志着台積電已具備直接爲客戶生產3D IC的能力。

作爲業內第一個高密度3D chiplet堆疊技術，SoIC被看作“3D封裝最前沿”技術。台積電表示，SoIC能提供創新的前段3D芯片堆疊技術，用於重新集成從SoC劃分的小芯片，最終的集成芯片在系統性能方面優於原始SoC，並且它還提供了集成其他系統功能的靈活性。相較2.5D封裝方案，SoIC的凸塊密度更高，傳輸速度更快，功耗更低。

據業內透露，目前台積電SoIC技術剛剛起步，今年底月產能約1900片，預期明年將超過3000片，增幅近60%；2027年有望拉升到7000片以上，是今年底水平的約3.7倍，年復合增速近40%。

台積電激進擴產SoIC或與大客戶需求有關。AMD是台積電SoIC的首發客戶，其最新AI芯片產品正處於量產階段，預計明年上市的MI300芯片將採用SoIC搭配CoWoS，或將成爲台積電SoIC的一大“代表作”。

蘋果則將採用SoIC搭配熱塑碳纖板復合成型技術，目前正小量試產，預計2025-2026年量產，擬應用在Mac、iPad等產品，制造成本比當前方案更具有優勢。若未來SoIC順利導入筆電、手機等消費電子產品，有望創造更多需求，並大幅提升其他大客戶的跟進意愿。

至於台積電先進封裝另一大客戶英偉達，其目前高階產品主要採用CoWoS封裝技術，但業界認爲，未來也將進一步導入SoIC技術。

針對多種先進封裝技術方案，台積電宣布將其2.5D和3D封裝產品合並爲一個全面的品牌3DFabric，該平台由SoIC、CoWoS和InFO等3D堆疊和2.5D先進封裝技術所組成，進一步將制程工藝和封裝技術深度整合，以加強競爭力。

目前，在先進封裝領域，台積電的領先地位尤其突顯。

在先進制程以及先進封裝中，台積電時刻保持“兩手抓”的狀態，以鞏固自身在晶圓制造領域的霸主地位。

英特爾：引領下一代封裝技術

作爲IDM和晶圓代工大廠，英特爾也在積極布局先進封裝。

與台積電類似，英特爾經過多年技術探索，也相繼推出了EMIB、Foveros和Co-EMIB等多種先進封裝技術，力圖通過2.5D、3D等異構集成形式實現互連帶寬倍增與功耗減半的目標。

其中，EMIB是英特爾在2.5D IC上的嘗試，其全稱是“Embedded Multi-Die Interconnect Bridge”。因爲沒有引入額外的硅中介層，而是只在兩枚裸片邊緣連接處加入了一條硅橋接層（Silicon Bridge），並重新定制化裸片邊緣的I/O引腳以配合橋接標准。

英特爾EMIB架構圖

EMIB是通過非常小的凸點間距提供高互連密度，從而允許芯片之間具有更高帶寬，並且由於走线長度較短，因此比使用有機基板具有更低的功耗。它類似於微型硅中介層，僅覆蓋小芯片之間需要連接的區域。

2018年底，英特爾推出了名爲“Foveros”的全新3D封裝技術，這是繼EMIB封裝技術之後，英特爾在先進封裝技術上的又一個突破。

據介紹，Foveros技術可實現在邏輯芯片上堆疊邏輯芯片，進行橫向和縱向之間的互連，凸點間距進一步降低爲50-25um。Foveros爲整合高性能、高密度和低功耗硅工藝技術的器件和系統鋪平了道路。

英特爾表示，Foveros可以將不同工藝、結構、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現高性能、高密度和低功耗。該技術提供了極大的靈活性，設計人員可以在新的產品形態中“混搭”不同的技術專利模塊、各種存儲芯片、I/O配置，並使得產品能夠分解成更小的“芯片組合”。

2019年，英特爾再次推出了一項新的封裝技術Co-EMIB，這是一個將EMIB和Foveros技術相結合的創新應用，能夠讓兩個或多個Foveros元件互連，並且基本達到單芯片的性能水准。設計人員能夠利用Co-EMIB技術實現高帶寬和低功耗的連接模擬器、內存和其他模塊。

在2020年架構日中，英特爾又展示了在3D封裝技術領域中的新進展——“混合鍵合（Hybrid bonding）”技術。

當今大多數封裝技術中使用的是傳統的“熱壓鍵合”技術，混合鍵合是這一技術的替代品。這項新技術是將具有優良電性能的銅和銅直接連接起來，能夠加速實現10微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。

英特爾先進封裝技術路线圖

筆者此前曾在文章中總結道，英特爾先進封裝技術的發展主要關注互連密度、功率效率和可擴展性三個方面。其中，Foveros和混合鍵合技術主要關注功率效率、互連密度方面，而Co-emib和ODI技術則體現了集成的可擴展性特點。從Foveros到混合鍵合技術，英特爾逐漸實現凸點間距越來越小，使系統擁有更高的電流負載能力、更好的熱性能。

未來，英特爾還在計劃將傳統基板轉爲更爲先進的玻璃材質基板，此舉旨在對材料進行轉換以實現超越現有塑料基板限制的高性能半導體的嘗試。

據介紹，隨着3D封裝的普及，厚度是一個受關注的關鍵因素。減小基板的厚度是提高半導體封裝性能的關鍵。玻璃載板具有平坦的表面並且可以做得很薄，與ABF塑料相比，其厚度可以減少一半左右，減薄可以提高信號傳輸速度和功率效率。

同時，玻璃基板在熱學性能、物理穩定度方面表現都更出色，更耐熱，因此可以在基板內實現更高密度的互聯。

因此，英特爾有望通過玻璃載板改進3D封裝結構。但該技術目前進展較爲緩慢，距離真正量產估計還有很長一段時間。

三星：IDM與晶圓代工的雙重優勢

除了在存儲器中大量使用堆疊封裝技術外，三星在高性能計算芯片上也正大力發展先進封裝技術，旨在充分挖掘高性能計算機、AI、5G、雲以及大型數據中心市場。

三星分別於2018年、2020年推出了I-Cube（2.5D）、X-Cube（3D）兩種封裝技術。其中，I-Cube作爲異質整合技術，可將一個或多個邏輯芯片（如CPU、GPU等）和多個存儲芯片（如HBM）整合連接在中介層頂部。I-Cube封裝技術可與台積電CoWoS封裝制程相抗衡，該項技術已投入使用，標志着三星晶圓制造業務領域已從移動設備擴展到數據中心；

X-Cube則是使用TSV技術在邏輯芯片上堆疊存儲器芯片，最大程度上縮短互連長度，在降低功耗的同時能提高傳輸速率。

2021年，三星還推出了2.5D封裝技術H-Cube，專門用於高性能計算（HPC）、人工智能（AI）、數據中心和網絡產品等領域。

三星2.5D H-Cube芯片封裝解決方案

據了解，H-Cube可以整合ABF和HDI兩種不同特點的基板，實現更大的2.5D封裝。隨着HPC、AI和網絡應用等細分市場的發展，安裝在同一個封裝中的芯片數量和尺寸都在增加，且需要高帶寬進行互連，這種更大面積的封裝變得更加重要，H-Cube的出現也降低了HPC等市場的准入門檻。

今年9月，爲了追上台積電AI芯片的先進封裝，三星推出名爲FO-PLP的2.5D封裝技術。借由此技術，三星預計可將SoC和HBM整合到硅中間層上，進一步建構其成爲一個完整的芯片。據悉，FO-PLP的基板是方形，而台積電的CoWoS是圓形基板，FO-PLP不會有邊緣基板損耗問題，有較高的生產效率。但由於要將芯片由晶圓移植到方形基板，其作業較爲復雜。

前不久，三星又宣布將在2024年推出名爲"SAINT"（Samsung Advanced Interconnection Technology）的全新3D半導體封裝技術。

據悉，最新的封裝技術SAINT包括SAINT S（垂直堆疊SRAM內存和CPU），SAINT D（用於CPU、GPU和內存的垂直封裝），SAINT L（用於堆疊應用處理器）。這一技術的引入旨在應對生成式AI和終端裝置AI的快速發展，將成爲三星電子在先進封裝領域的重要一步。

此外，三星還計劃在2024年量產可處理比普通凸塊更多數據的X-Cube（u-Bump）封裝技術，並預計2026年推出比X-Cube(u-Bump)處理更多數據的無凸塊型封裝技術。據悉，三星在2021年還對外宣稱正在开發“3.5D封裝”技術，目前還未有最新消息。

除了在產品創新上進行投入布局外，三星電子去年开始還積極推進封裝基礎設施建設和人才引進。2022年12月，三星電子成立了先進封裝（AVP）部門，負責封裝技術和產品开發，目標是用先進的封裝技術超越半導體的極限。

三星AVP業務副總裁暨團隊負責人Kang Moon-soo指出，三星電子是世界上唯一一家同時從事存儲器、邏輯芯片代工和封裝業務的公司。因此，三星將利用這些優勢提供具有競爭力的封裝產品，連接高性能存儲器，例如通過異質整合技術，並經由EUV制造技術生產最先進的邏輯半導體和HBM。

相比台積電和英特爾，盡管三星電子的先進封裝投資稍顯遲緩，但也能看到這兩年在先進封裝上的押注也非常大。

SK海力士：將2.5D Fan-out封裝帶進內存行業

近日，據businesskorea報道，SK海力士正准備推出“2.5D扇出”封裝作爲其下一代存儲半導體技術。

由於今年在高帶寬內存（HBM）領域的成功表現，SK海力士對下一代芯片技術領域充滿信心，正在加緊努力通過开發“專業”內存產品來確保技術領先地位。

據業內人士透露，SK海力士正准備將2.5D Fan-out封裝技術集成到繼HBM之後的下一代DRAM中。這項新技術將兩個DRAM芯片水平排列，然後將它們組合起來，就像是一個芯片一樣。一個特徵是可以將芯片變得更薄，因爲它們下面沒有添加基板。SK海力士預計最早將於明年公开披露使用這種封裝制造的芯片的研究結果，新技術的推出也表明SK海力士正在向能夠匹配寬接口和成本效率的新方法邁進。

能看到，SK海力士的嘗試相當獨特，因爲2.5D Fan-out封裝此前從未在內存行業嘗試過，該技術主要應用於先進系統半導體制造領域。台積電於2016年首次將扇出晶圓級封裝（FOWLP）商業化，用於生產iPhone的應用處理器，從而獲得了蘋果的信任。三星電子從今年第四季度开始將這項技術引入到Galaxy智能手機的先進AP封裝中。SK海力士採用這種新封裝的主要原因之一是爲了削減成本，業界將2.5D扇出封裝視爲一種可以跳過TSV工藝的同時，增加I/O接口數量來降低成本的技術。業界推測這種封裝技術將應用於GDDR和其他需要擴展信息I/O的產品中。綜合來看，SK海力士利用這項技術搶佔小批量、多樣化的內存產品的趨勢的战略正在變得更加清晰。SK海力士正在鞏固與世界知名GPU公司Nvidia的合作；還有一個例子是，SK海力士爲蘋果新AR設備“Vision Pro”中安裝的“R1”計算單元生產並提供了特殊DRAM。SK海力士總裁Kwak No-jung表示：“在人工智能時代，我們將把存儲半導體創新爲針對每個客戶的差異化專業產品。”

AMD：Fabless也在不遺余力

在先進封裝技術研發方面，沒有芯片工廠的AMD也在不遺余力，特別是在HBM和GPU、CPU封裝方面。

在ISSCC 2023國際固態電路大會上，AMD提出了多種新的封裝設想，其中之一是在服務器CPU模塊內部直接堆疊內存，而且是多層堆疊。一種方式是將CPU模塊和內存模塊並排封裝在硅中介層上；另一種方式是在計算模塊上方直接堆疊內存，有點像手機SoC。